一级域名免费网站怎么申请,wordpress 域名更换,滨州哪里做网站,短剧小程序代理实现DDS通常有两种方式#xff0c;一种是读取ROM存放的正弦/余弦信号的查表法#xff0c;另一种是用DDS IP核。这篇学习笔记中#xff0c;我们要讲解说明的是VIVADO DDS IP核的应用。 目前本篇默认Phase Generator and SIN/COS LUT#xff08;DDS#xff09;的standard模式… 实现DDS通常有两种方式一种是读取ROM存放的正弦/余弦信号的查表法另一种是用DDS IP核。这篇学习笔记中我们要讲解说明的是VIVADO DDS IP核的应用。 目前本篇默认Phase Generator and SIN/COS LUTDDS的standard模式至于其他模式目前没有研究使用过没有话语权以后研究明白再来续写。
一、DDS IP配置 下面的配置说明都是本人参考技术手册加上自己的理解可能会有误解的地方追求原汁原味的知识点的话还是去看技术手册。
Configuration Tab Configuration Options: 1.Phase Generator and SIN/COS LUT 2.Phase Generator only 3.SIN/COS LUT only 从配置选项的名字就能够清晰的看出每种选项代表的功能但是有必要注意的是 Phase Generator and SIN/COS LUT才是DDS。 Phase Generator如上图所示Phase Generator由一个accumulator和一个可选的adder组成以提供相位偏移的附加。在制定IP核时相位增量PINC和相位偏移POFF可以被配置为fixed、programmable(用config 通道)或者streaming用phase通道三种模式。 SIN/COS LUT当仅配置为SIN/COS LUT不生成Phase Generator时PHASE_IN信号通过phase通道输入并使用look-up tableLUT转化为sine和cosine信号。IP核可以配置为仅sine输出仅cosine输出或两者(正交)都输出每个输出都可以独立配置为反向输出。可使用可选的Taylor series correction泰勒级数校正增加精度。 Phase Generator and SIN/COS LUTPhase Generator与SIN/COS LUT一起使用可以组合成为phase truncated DDS相位截位DDS或Taylor series correction DDS泰勒级数校正DDS也可以在两个块之间添加一个可选的dither generator组合成phase dithered DDS相位抖动DDS。 System ClockDDS核心的时钟频率。其实就是输出信号的采样率。 Number of Channels最多支持16个通道这些通道时间被复用这降低了每个信道的有效时钟频率。开启多个通道相当于降低采样率。 Mode of Operation有standard和rasterized两种模式选择。目前默认讲解standard Frequency per Channel (Fs)由于分时复用每个信道的有效时钟是System clock除以Number of Channels。 Parameter SelectionDDS关键参数可以使用System parameters来指定这些参数针对系统架构师(频域参数)也可以使用Hardware parameters主要针对硬件工程师(时域参数)。这个条件下 Phase Generator和SIN/COS LUT仅根据Hardware parameters指定。 System parameters如上图System parameters界面 1.Spurious Free Dynamic RangeSFDRDDS产生信号的质量用于设置输出宽度以及内部总线宽度和各种实现决策。 2.Frequency Resolution设置最小频率分辨率并用于确定相phase accumulator及其相关的相位增量(PINC)和相位偏移(POFF)值所使用的相位宽度Phase Width。值越小分辨率越高需要更大的累加器。通过选择Noise Shaping可以使Phase Width增加频率分辨率比指定的更高 3.Noise Shaping控制是否使用相位截位phase truncation、抖动dithering或Taylor series correction泰勒级数校正。NonePhase truncation DDS。Dithering相位抖动用于改善SFDR但代价是增加本底噪声。Taylor Series Corrected将相位截位中丢弃的bit对Sine/cosine进行插值。Auto根据SFDR等System parameters自动确定Noise Shaping。 Hardware parameters如上图Hardware parameters界面。 1.Phase Width设置m_axis_phase_tdata中PHASE_OUT字段的宽度。 2.Output Width只有在选择DDS或SIN/COS LUT部件时才启用因为Phase Generator不需要它用来设置在m_axis_data_tdata中设置SINE和COSINE字段的宽 度。它提供的SFDR取决于Noise Shaping 的选项计算方式如图 Implementation Tab Phase Increment Programmability选择设置PINC值的方法。 Phase Offset Programmability选择设置POFF值的方法。 对于这些选项在上面介绍 Phase Generator时提到过现在再来细说一下。 Programmable使用CONFIG通道更改PINC和POFF对于 configuration inputss_axis_config_t*输入和输出的延时是不固定的。建议当DDS的频率和相位在不同的操作模式之间切换时使用。 顺势我们讲讲 CONFIG Channel。 要对CONFIG通道进行编程必须进行N次传输其中N是通道的数量。 按顺序从通道0开始的每个通道在每次传输时都包含 PINC或和POFF值。在最后一次传输时对于通道(N-1)必须断言TLAST如果不这样做将导致event_s_config_tlast_missing或event_s_config_tlast_unexpected输出断言一个时钟周期。数据包只有在完成时才被视为收到。只有在完全接收到它时它才有资格用于挂起同步事件 同步事件在这里不说了没有仔细研究过。如图3-18所示在第一个编程周期中不正确地应用了TLAST因此触发了事件输出。 第二个编程周期显示了TLAST的正确应用。 当核心配置为单通道操作时不需要TLAST并且引脚不存在于CONFIG通道上。 再讲CONFIG Channel TDATA Structure。 当CONFIG通道为每个通道提供PINC和POFF值时每个字段被符号扩展以适应字节边界也就是以8bit为单位。例如对于11位的phase widthPINC将占用10:0位而POFF将占用26:16位。因此s_axis_config_tdata的总体值为31:0。以下配置的示例宽度结构如图3-19所示 Streaming使用PHASE通道更改PINC和POFF对于 streaming inputs( s_axis_phase_t* )输入和相关的输出有最小的延迟。建议当DDS的频率和相位需要经常改变时使用。 顺势我们讲讲 Input PHASE Channel。 输入Phase通道用于DDS编译器执行一个动态功能如相位或频率调制每个输入样本都会有一个输出样本的应用程序。事实上在输入和输出之间存在一对一的关系意味着输出Phase通道上的 TREADY无效会导致输入Phase通道上的TREADY也无效 两者延时是 根据内部buffer的容量决定。同样Phase通道上输入数据的TVALID无效会导致输出通道上的TVALID无效。 再讲Input PHASE Channel TDATA Structure。 当Phase_Width 11时s_axis_phase_tdata的结构如图3-20所示 Resync选中后s_axis_phase通道有一个RESYNC字段。当断言这个位元时重置通道上积累的相位。在这个周期的累积相位的值是伴随RESYNC断言的PINC值加上POFF值。如图所示。 Output_SelectionDDS可以在m_axis_data_tdata总线中有一个SINE和COSINE字段或者只有这两个字段中的一个。图3-22显示了三种配置的TDATA内部结构;quadratureoutputs, cosine only and sine only。例如图中显示了一个11位的输出符号扩展到16位表示符号扩展。 Detailed Implementation Tab ARESETn当选中时IP核有一个 aresetn (active-Low同步复位)端口。aresetn必须拉低 至少两个周期来复位IP核。 至此重要的配置就讲到这后面如有技术深耕再回来补充。接下来讲述一个实际使用的例子。 举例 DDS IP核配置如下 按照以上配置就产生了一个系统时钟采样率是100M单通道相位输出位宽32bitsine16bit和cosine16bit同时输出用phase通道对PINC和POFF进行配置带有aresetn的DDS。 dds_compiler_0 your_instance_name (.aclk(aclk), // input wire aclk.aresetn(aresetn), // input wire aresetn.s_axis_phase_tvalid(s_axis_phase_tvalid), // input wire s_axis_phase_tvalid.s_axis_phase_tdata(s_axis_phase_tdata), // input wire [63 : 0] s_axis_phase_tdata.m_axis_data_tvalid(m_axis_data_tvalid), // output wire m_axis_data_tvalid.m_axis_data_tdata(m_axis_data_tdata), // output wire [31 : 0] m_axis_data_tdata.m_axis_phase_tvalid(m_axis_phase_tvalid), // output wire m_axis_phase_tvalid.m_axis_phase_tdata(m_axis_phase_tdata) // output wire [31 : 0] m_axis_phase_tdata
); 计算输出频率的公式如图。 根据这个公式按照我们举例生成的DDS要是想生成一个M的信号则需要输入PINC1*2^32/100h28F_5C29POFF根据需求来设置。 拓展延申 如果在此基础上要求改变系统的采样率为2400M要求输出一个600M的信号要怎么做呢系统时钟不可能直接提供一个2400的时钟DDS IP核最高接受1000M的时钟但是FPGA也没法使用这么快的时钟。怎么办呢 采用多个此DDS同时输出信号来提高采样率。 第一个问题提高采样率。 一个DDS的采样率是100M要并行24路才能达到2400M的采样率。 第二个问题输出600M信号。 按照上面的计算公式DDS要输出600MPINC600*2^32/100h6_0000_0000。 第三个问题24路如何输出一个连续信号 其实就是把每个阶段的相位增量PINC平均分给24个DDSDDS从第1个开始依次输出的信号相位为PINCPOFFPINCPOFFPOFFPINCPOFFPOFFPOFF……一直到第24个DDS。如下图24个DDS输出24个点。 附上代码 genvar i;
generatefor(i0; ichannal; ii1)begin:channal_i always (posedge clk or posedge rst)beginif(rst)beginPINC[i] h0; POFF[i] h0; s_axis_phase_tvalid[i] 1b0;end else beginPINC[i] PINC_adjust;POFF[i] (PINC_adjust/channal)*i; s_axis_phase_tvalid[i] 1b1; endend dds_compiler_0 dds_compiler_0 (.aclk(clk), .aresetn(aresetn), .s_axis_phase_tvalid(s_axis_phase_tvalid[i]), .s_axis_phase_tdata({POFF[i],PINC[i]}), .m_axis_data_tvalid(m_axis_data_tvalid[i]),.m_axis_data_tdata({sine[i],cosine[i]}), .m_axis_phase_tvalid(m_axis_phase_tvalid[i]), .m_axis_phase_tdata(m_axis_phase_tdata[i]) );end
endgenerate
