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另外今天精选了几道verilog常见笔试题 希望移知的分享能让你少走些弯路建议收藏。
Q、Verilog task 和Verilog function有什么区别
答案
1.function应在一个仿真时间单元内执行task可以包含时序控制语句。
2.function无法启用tasktask可以启用其他task或function。
3.function应返回一个单个值task没有返回值。
Q使用verilog hdl实现具有同步RESET和SET的触发器具有异步RESET和SET的触发器。
答案 Q、Verilog为什么适合描述硬件设计
答案
always块间是并行的符合硬件中电路并行计算的特性
always时钟触发的特性符合寄存器的行为
Verilog是一种自顶向下的层次化设计方法能够将复杂的大型数字系统划分为规模较小且功能相对简单的单元电路从而加速大型数字系统的设计、调试等工作
Verilog的行为级描述方法可以简化硬件电路的设计可借助于高级语言的精巧结构
Verilog支持开关级、门级、RTL级、算法级、系统级设计
Q、Modelsim仿真步骤
答案
vlib-vmap-vlog-vsim-run
Q、使用Verilog hdl实现2对1多路复用器。
答案
assign Y(SEL1’b0)?A:B;
Q、使用三态缓冲器来实现漏极开路缓冲器。
答案
assign YEN?DataIn:1’bz;
