好看的响应式网站,wordpress 國内加速,企业网站的布局类型,陕西省住房和城乡建设厅执业资格注册中心网站目录 1、说在前面2、FPGA硬件设计总计说明3、 原理图详解 - ARITX - 7 系列3.1 顶层框图介绍3.2 FPGA 电源sheet介绍#xff1a;3.2.1 bank 14 和 bank 15的供电3.2.2 bank 0的供电3.2.3 Bank34 35 的供电 3.3 核电压和RAM电压以及辅助电压 4 原理图详解-- Ultrascale ARTIX4.… 目录 1、说在前面2、FPGA硬件设计总计说明3、 原理图详解 - ARITX - 7 系列3.1 顶层框图介绍3.2 FPGA 电源sheet介绍3.2.1 bank 14 和 bank 15的供电3.2.2 bank 0的供电3.2.3 Bank34 35 的供电 3.3 核电压和RAM电压以及辅助电压 4 原理图详解-- Ultrascale ARTIX4.1 《ultrascale-plus-fpga-product-selection-guide.pdf》4.2 DS931: Artix UltraScale FPGA Data Sheet: DC and AC Switching Characteristics4.2.1 电源情况4.2.2 资源情况 4.3 原理图设计实际参考4.3.1 电源设计4.3.2 配置模块设计4.3.3 电源滤波电容设计《UG583 UltraScale Architecture PCB Design》 4 FPGA的配置模式UG4704.1 artix7系列概述之如何启动4.7 Jtag是使用和管脚连接方式 4 总结 1、说在前面
本文章将讲述FPGA硬件的设计中的个人看到的一些资料文章将持续修改持续完善。
2、FPGA硬件设计总计说明
概述 FPGA的硬件设计主要从硬件工程师的角度出发来看的。包括电源及时序、时钟、配置、IO外设 这四个主要部分。难点 FPGA的手册繁多入门不太好理解方法 基于别人的实战的设计看懂并找出依据和原理参考资料 XC7A35T - 1FTG256CFBGA256 xilinx 黑金的开发板为例进行说明AU15P U 14nm Artix 黑金开发板
3、 原理图详解 - ARITX - 7 系列
涉及DS181UG471
3.1 顶层框图介绍 开发板的设计通常是尽可能的将所有的资源都接出来以便用户使用。
外设 USB2.0 FPGA的USB2.0 接口interface 外部扩展接口、 LED、 UART转USB、RTC memory DDR3FPGA3 电源FPGA2 DDR 接口QSPI接口配置接口 FPGA1 时钟输入扩展接口rst
3.2 FPGA 电源sheet介绍 3.2.1 bank 14 和 bank 15的供电 U5F: IO bank 的供电电压 HP Bank适用于高速数据传输场景如DDR内存接口支持高速差分信号电压最高1.8V。HR Bank适用于需要支持多种电压标准的场景电压范围广最高支持3.3V。GTH 高速收发器通常用于高速串行协议 XC7A35 T的IObank 有哪些可通过这个手册来看《ug475_7Series_Pkg_Pinout.pdf》P30 最全封装的FGG484 由于我们是FTG256封装的因此没有bank 16 bank 34一部分 没有GTP 说回电源由于bank 14 bank15 都是HR bank 我们可以用3.3V供电根据我们的外设来确定。 黑金的bank 14 用3.3 bank 15 用1.5V
DD3的供电就是1.5V的所以是对应的
3.2.2 bank 0的供电
Bank 0配置Bank是FPGA中一个专用的I/O Bank主要用于FPGA的配置过程 1 Bank0的供电的电压是3.3V的专用的配置供电的电源管脚是VCCO_0 相关配置的管脚有如下几个
INIT_B、PROGRAM_B、M[2:0] 2 Bank0的第二个供电电压是VCCADC_0 3 Bank0 的第三个供电电压是VCCBATT_0 VCCAUX电源为一些bank中的模拟组件进行供电。
3.2.3 Bank34 35 的供电
bank 34 35 都是HR bank电压范围是-0.5~3.6V根据外设使用黑金的设计如下 从下图可看出其分别用为扩展IO接口串口RST以及USB转换模块的接口。
3.3 核电压和RAM电压以及辅助电压
如下图VCCINT、VCCAUX、VCCBRAM是FPGA内部的核心电源。 根据手册《Artix-7 FPGAs Data Sheet:DC and AC Switching Characteristics》 我们可以总结出如下 VCCint为 FPGA 内部逻辑电路提供稳定的内核电压确保内部逻辑电路的正常工作。 VCCaux为 FPGA 内部的模拟组件和 I/O 缓存电路提供辅助电压确保这些组件的正常工作。 VCCBRAM为 FPGA 内部的 Block RAM 资源提供稳定的电源确保数据的正确存储和读取。
特别注意VCCADC_0 的供电电压使用的是1.8V线路串联电感和滤波电容用于保证模拟电源和数字电源的隔离并且保证模拟GND和数字GND分开。
4 原理图详解-- Ultrascale ARTIX
4.1 《ultrascale-plus-fpga-product-selection-guide.pdf》
U系列的分类
4.2 DS931: Artix UltraScale FPGA Data Sheet: DC and AC Switching Characteristics
4.2.1 电源情况 如下是deepseek生成的结果关键差异点我给大家标注出来 另一个差异点事Atix U的用的是GTH和GTY的接口外需要AUX 辅助电源和CAL 校准电源
4.2.2 资源情况
AU15P
GTH 676 封装的有3个GTHHP BANK 3个 64 65 66 1.8V最大HD Bank 3个 84 85 86 3.3V最大SYSMON configuration AD[0 to 15][P or N]VCCADC GNDADC ---- 专用管脚VREFP/N — 专用VP/VN — 专用I2C_SCLK I2C_SDA
4.3 原理图设计实际参考
4.3.1 电源设计
简单说明 额外GTH MGTAVTT 1.2V 页给MGTACTTRCAL MGTAVCC 0.9V
4.3.2 配置模块设计 4.3.3 电源滤波电容设计《UG583 UltraScale Architecture PCB Design》
4 FPGA的配置模式UG470
4.1 artix7系列概述之如何启动
该datasheet主要讲述FPGA的下载和程序载入。 1 7 系列的FPGA的程序加载模式主要分成两种
Master mode FPGA主动产生CCLK外部存储设备。 默认是外部的spi flash内部有晶体形成时钟配置完成后时钟就可以关闭了。除非特别的需求。 这个也可以配置的时候说我要使用外部时钟就是EMCCLK pinslave mode FPGA作为slave 接收来自外部的DSP、processor 等等 2 如何配置通过M1 M2 M3 三个固定pin管脚高低确认通常是一个大于1kohm 的电阻实现上下拉。如下图。
(3) 配置管脚以及典型连接
4 看下黑金的板卡是如何配置的配置001 PUDC_B:确认是否启用内部上拉电阻启用在配置前和配置中不能float program_b: 低电平开始reset配置逻辑。相当于一个reset需要外部上拉4.7K 可以手动复位 init_b拉低开始配置FPGA配置出现错误initb 会变低配置完成成功后FPGA会驱动为高 Done: 配置完成信号内部有大概10K的弱上拉外部可以不接推荐的330电阻黑金是连接了1k上拉并且连接GND表示Ok EMCCLK NC读取falsh的spi clk 通过外部时钟给支持最大100M使用的时候必须约束和配置好EMCCLK 信号必须实例化并在提供 I/O 标准定义的设计中使用 M2 M1 M0: 001 E8 pin: CCLK的输出连接Flash的SPI CLK QSPI使用的是x4分别连接J13 J14 K15 K16 L12UG475有详细的连接 如何配置x4这个应该是flash选择的时候确认好。“待安装完flash后确认” UG475 P58 点击之后有详细的列表
4.7 Jtag是使用和管脚连接方式
1 Jt先看黑金的设计方式 直连出来 2推荐的设计方式 TCK、TMS、TDI这些引脚通常需要通过上拉电阻连接到VCCO_0以确保在正常工作时这些引脚保持高电平。建议使用4.7kΩ或10kΩ的上拉电阻。 TDOTDO引脚是三态的不需要上拉或下拉电阻。如果不需要使用JTAG可以将TDO引脚悬空。
4 总结
如上本文分别artix-7 系列的FPGA的设计的所有细节进行了说明
