南宁网站建设平台,dw如何发布网页,asp.net3.5网站开发实例教程,杭州建设局网站官网存储器接口 使用赛灵思存储器 IP 时需要更多的 I/O 管脚分配步骤。自定义 IP 之后#xff0c;您可采用 Vivado IDE 中的细化 (elaborated) 或综 合 (synthesized) 设计分配顶层 IP 端口到物理封装引脚。同每一个存储器 IP 关联的所有端口都被纳入一个 I/O 端口接口… 存储器接口 使用赛灵思存储器 IP 时需要更多的 I/O 管脚分配步骤。自定义 IP 之后您可采用 Vivado IDE 中的细化 (elaborated) 或综 合 (synthesized) 设计分配顶层 IP 端口到物理封装引脚。同每一个存储器 IP 关联的所有端口都被纳入一个 I/O 端口接口 内以便识别和分配。一个存储器 bank/ 字节规划器会帮助您将存储器 I/O 引脚组分配到物理器件引脚上的字节通道中。 如需了解更多信息请参阅 《 Vivado Design Suite 用户指南 I/O 管脚分配和时钟规划》 (UG899) [ 参照 7] 中的 链接 。 分配存储器接口时请小心处理应试图最大限度地减少拥塞这对采用中央 I/O 列的器件尤为重要。将存储器接口密 集布置会在器件中产生布线瓶颈。《赛灵思 Zynq-7000 SoC 和 7 系列器件存储器接口用户指南》 (UG586) [ 参照 48] 和 《基于 LogiCORE IP UltraScale 架构的 FPGA 存储器接口解决方案产品指南》 (PG150) [ 参照 49] 包含设计和管脚指南。请 确保采纳指南中建议的走线长度核实所使用的终端是否准确无误并在存储器 IP I/O 分配后运行 DRC 来验证管脚。 千兆位收发器 (GT) 千兆位收发器 (GT) 具有特定的管脚要求请您务必考虑下列事项 • 共享参考时钟 • 四通道中共享 PLL • PCIe 等硬块的布局及其与收发器的距离 • SSI 技术器件中跨 SLR 边界 赛灵思建议您使用 GT 向导生成核。或者您可以为协议使用赛灵思 IP 核。有关管脚建议请参阅相关产品指南。 在时钟资源均衡方面由 Vivado 布局器尝试约束 GT 输出时钟 TXOUTCLK 或 RXOUTCLK 控制的负载使其靠近产 生这些时钟的 GT 。 SSI 技术器件如果 GT 所处的时钟区域临近另一个 SLR 则进出 SLL 的信号所需布线资源会与 GT 输出时钟负载所需资源产生竞争。因此位于临近 SLR 交汇的时钟区域内的 GT 可能会减少那些时钟区域内来自和通向 SLL 交汇的可用布线连接数。 高速 I/O HP 高性能和 HR 大范围 bank 在发射信号的速度上存在差异。根据所需的 I/O 速度在 HP 或 HR bank 间做出 选择。 内部参考电压和 DCI 级联约束 根据 DCI 级联 (DCI Cascade) 和内部参考电压 (VREF) 的设置您可以释放用于常规 I/O 的引脚。这些设置还可以确保运 行相关的 DRC 规则检查以验证约束的合法性。如需了解更多信息请参阅 SelectIO 资源用户指南 [ 参照 39] 。 接口带宽验证 创建小型连接设计用以验证 FPGA 上的每个接口。这些小型设计只能运行特定硬件接口有助于实现下列目的 • 管脚、时钟、与时序的完整 DRC 检查 • 电路板返回后的硬件测试设计 • 通过 Vivado 工具开展迅速设计实现提供了快速调试接口的方式 有多种选项能够帮助生成这些接口的测试数据。对于某些接口 IP 核 Vivado 工具能够提供测试设计 • 针对 SerDes 的 IBERT • IP 核内的示例设计 提示 如不存在测试设计请考虑使用 AXI 流量生成器。 您或许需要针对量产环境中的系统级测试创建一个单独的设计。通常这属于包含经测试接口也可以包含处理器的 单一设计。您可以利用小型连接设计带来的设计复用优势来构建该设计。虽然在流程早期并不需要开展该设计但它 能够提供更好的 DRC 检查和早期软件开发您还可以通过 Vivado IP 集成器迅速创建该设计。
